Xilinx FPGA权威设计指南：基于Vivado 2023设计套件

本书全面系统地介绍了基于Xilinx新一代集成开发环境Vivado 2023的FPGA设计方法、设计流程和具体实现。全书共11章，内容包括Xilinx新一代UltraScale+架构FPGA、Vivado设计套件导论、Vivado工程模式基本设计实现、Vivado非工程模式基本设计实现、Vivado创建和封装用户IP核流程、Vivado时序和物理约束原理及实现、Vivado调试工具原理及实现、Vivado动态功能交换原理及实现、Vitis HLS原理详解、Vitis HLS实现过程详解，以及HDMI显示屏驱动原理和实现
本书可作为使用Xilinx集成开发环境Vivado进行FPGA设计的工程技术人员的参考书，也可作为电子信息类专业高年级本科生和研究生的教学和科研用书，还可作为Xilinx公司Vivado相关培训的培训教材。

何宾，国内知名的嵌入式系统和电子信息技术专家，长期从事嵌入式系统和信号处理方面的教学和科研工作。与包括意法半导体在内的全球多家知名的半导体厂商和EDA工具厂商大学计划部门保持密切合作。已经出版电子信息方面的著作近80部，内容涵盖电路仿真、电路设计、可编程逻辑器件、单片机、嵌入式系统等。典型的代表作有《STC单片机原理及应用》《EDA原理及Verilog HDL实现》《ARM Cortex-M0全可编程SoC原理及实现》《Altium Designer 15.0电路仿真、设计、验证与工艺实现权威指南》《Xilinx FPGA数字信号处理权威指南》等。

第1章 Xilinx新一代UltraScale+架构FPGA
1.1 UltraScale+结构特点
1.1.1 Artix UltraScale+ FPGA系列
1.1.2 Kintex UltraScale+ FPGA系列
1.1.3 Virtex UltraScale+ FPGA系列
1.2 可配置逻辑块
1.2.1 查找表功能和配置
1.2.2 多路复用器
1.2.3 进位逻辑
1.2.4 存储元件
1.2.5 分布式RAM（只有SLICEM）
1.2.6 只读存储器（ROM）
1.2.7 移位寄存器（只有SLICEM）
1.3 时钟资源和时钟管理模块
1.3.1 时钟架构概述
1.3.2 时钟布线资源概述
1.3.3 CMT概述
1.3.4 时钟资源
1.3.5 时钟管理模块
1.4 存储器资源
1.4.1 BRAM资源
1.4.2 UltraRAM资源
1.5 专用的DSP模块
1.6 SelectIO资源
1.6.1 SelectIO接口资源
1.6.2 SelectIO接口通用指南
1.6.3 SelectIO接口逻辑资源
1.6.4 高密度I/O组
1.7 高速串行收发器
1.7.1 GTH和GTY收发器
1.7.2 GTM收发器
1.8 系统监控器模块
1.9 互联资源
1.10 配置模块
1.10.1 配置模式概述
1.10.2 JTAG连接
1.10.3 保护比特流
1.11 参考资料
第2章 Vivado设计套件导论
2.1 Vivado设计套件框架
2.1.1 Vivado设计套件功能
2.1.2 Vivado设计套件支持的工业标准
2.1.3 Vivado对第三方工具的支持
2.2 Vivado系统级设计流程
2.3 Vivado两种设计流程模式
2.3.1 工程模式
2.3.2 非工程模式
2.3.3 两种模式不同点比较
2.3.4 两种模式命令的区别
2.4 Vivado中电路结构的网表描述
2.5 Vivado中工程数据的目录结构
2.6 Vivado中Journal文件和Log文件功能
2.6.1 Journal文件（Vivado.jou）
2.6.2 Log文件（Vivado.log）
2.7 Vivado中XDC文件
2.7.1 XDC的特性
2.7.2 XDC与UCF区别
2.7.3 约束文件的使用方法
2.7.4 约束顺序
2.7.5 XDC命令
2.8 Vivado IDE的启动方法
2.9 Vivado IDE主界面
2.9.1 Quick Start分组
2.9.2 Tasks分组
2.9.3 Learning Center分组
2.10 Vivado IDE工程界面及功能
2.10.1 流程处理主界面及功能
2.10.2 Sources窗口及功能
2.10.3 工程总结窗口
2.10.4 运行设计的交互窗口
2.11 Vivado支持的属性
第3章 Vivado工程模式基本设计实现
3.1 创建新的设计工程
3.2 修改工程属性
3.2.1 修改目标语言设置
3.2.2 General设置参数含义
3.3 创建并添加一个新的设计文件
3.4 设计RTL分析
3.4.1 运行Linter
3.4.2 详细描述的实现
3.4.3 运行方法检查
3.4.4 报告DRC
3.4.5 报告噪声
3.4.6 生成HDL例化模板
3.5 行为级仿真
3.5.1 仿真功能概述
3.5.2 编译仿真库（可选）
3.5.3 行为级仿真的实现
3.5.4 仿真器界面的功能
3.6 设计综合和分析
3.6.1 综合的概念和特性
3.6.2 设计综合选项
3.6.3 执行设计综合
3.6.4 打开综合后的设计
3.6.5 打开综合后的原理图
3.6.6 查看综合报告
3.6.7 添加其他报告
3.6.8 创建新的运行
3.7 综合后的仿真
3.8 创建实现约束
3.8.1 实现约束的原理
3.8.2 I/O规划工具
3.8.3 添加引脚约束
3.8.4 添加时序约束
3.9 设计实现和分析
3.9.1 设计实现原理
3.9.2 设计实现设置
3.9.3 设计实现及分析
3.9.4 静态时序分析
3.10 布局布线后时序仿真
3.11 生成编程文件
3.11.1 配置器件属性
3.11.2 修改生成编程文件选项
3.11.3 执行生成可编程文件
3.12 下载比特流文件到FPGA
3.13 生成并烧写PROM文件
第4章 Vivado非工程模式基本设计实现
4.1 非工程模式基本命令和功能
4.1.1 非工程模式基本命令列表
4.1.2 典型Tcl脚本的使用
4.2 Vivado集成开发环境分析设计
4.2.1 启动Vivado集成开发环境
4.2.2 打开设计检查点的方法
4.3 修改设计路径
4.4 设置设计输出路径
4.5 读取设计文件
4.6 运行设计综合
4.7 运行设计布局
4.8 运行设计布线
4.9 生成比特流文件
4.10 下载比特流文件
第5章 Vivado创建和封装用户IP核流程
5.1 Vivado IP设计方法
5.1.1 Vivado IP设计流程
5.1.2 IP核术语
5.2 创建并封装包含源文件的IP
5.2.1 创建新的用于创建IP的工程
5.2.2 设置定制IP的库名和目录
5.2.3 封装定制IP的实现
5.3 调用并验证包含源文件的IP设计
5.3.1 创建新的用于调用IP的工程
5.3.2 设置包含调用IP的路径
5.3.3 创建基于IP的系统
5.3.4 执行行为级仿真
5.3.5 系统设

前 言
自从本书作者2009年第一次出版Xilinx FPGA的书籍到现在已经过去近15年了，在这15年间，作为全球最大的FPGA厂商—美国Xilinx，不断推出新的器件和软件开发环境，业已成为全球信息技术重要的推动者，为全球信息技术的发展做出了重要贡献。由于Xilinx FPGA在高算力方面有着不可替代的作用，全球知名的半导体公司AMD于2022年完成了对Xilinx公司的收购。在AMD并购Xilinx后，将进一步拓展Xilinx FPGA在人工智能、数据中心等高算力方面的应用。
在这里需要指出，在此次并购完成后，新推出的关于FPGA的官方文档、软件设计套件和器件都用AMD进行冠名。为了兼顾老读者的阅读习惯，本书仍然沿用Xilinx这一名字。
本书是在《Xilinx FPGA权威设计指南：基于Vivado 2018集成开发环境》（电子工业出版社，2018）基础上，采用Xilinx公司最新的Vivado 2023设计套件，针对读者提出的意见和建议，对原书进行修订的。主要修订内容包括：
（1）在第1章Xilinx新一代UltraScale+架构FPGA中，将器件从原书的UltraScale架构更新为UltraScale+架构，并增加了对VHDL语言的支持。通过同时使用Verilog HDL和VHDL，详细解读了UltraScale+架构FPGA内部原语的原理和使用方法。
（2）在第2章Vivado设计套件导论中，针对 Vivado 2023设计套件，大幅度修订了关于设计套件框架、图形窗口和综合属性的内容。
（3）在第3章Vivado工程模式基本设计实现中，增加了对Vivado 2023集成开发环境新功能和新特性的介绍，并且增加了对综合属性、实现属性和配置属性的一些细节内容的介绍。
（4）在第6章Vivado时序和物理约束原理及实现中，大幅度增加了时序约束原理的介绍，并通过相应设计实例对时序约束原理进行解释和说明。
（5）根据Vivado设计套件的新特性，重新编写了第8章动态功能交换原理及实现中的内容。
（6）根据Vitis HLS的新特性，重新编写了第9章Vitis HLS原理详解中的内容。
（7）根据Vitis HLS的新特性，重新编写了第10章Vitis HLS实现过程详解中的内容。
由于FPGA技术发展迅速，作者水平有限，书中难免会有疏漏之处，欢迎读者批评指正。

作 者
2024年4月于北京