计算机组成与设计 硬件 软件接口 RISC-V版 原书第2版-机械工业出版社 pdf下载

本书由2017年图灵奖得主Patterson和Hennessy共同撰写，是计算机体系结构领域的经典书籍，强调软硬件协同设计及其对性能的影响。本书采用开源的RISC-V指令系统体系结构, 讲解硬件技术、指令、算术运算、流水线、存储层次、I/O以及并行处理器等。第2版将RV64切换为RV32以降低学习难度，新增关于领域定制体系结构（DSA）的讨论以反映新的技术趋势。此外，每一章都增加了“性能提升”和“自学”章节，并更新了大量练习题。本书适合计算机体系结构领域的专业技术人员参考，也适合高等院校计算机相关专业的学生阅读。

目　录

Computer Organization and Design: The Hardware/Software Interface, RISC-V Edition, Second Edition

赞誉

译者序

前言

作者简介

第1章　计算机抽象及相关技术　1

1.1　引言　1

1.1.1　传统的计算应用分类及其特点　2

1.1.2　欢迎来到后PC时代　3

1.1.3　你能从本书中学到什么　4

1.2　计算机体系结构中的7个伟大思想　6

1.2.1　使用抽象简化设计　6

1.2.2　加速经常性事件　6

1.2.3　通过并行提高性能　7

1.2.4　通过流水线提高性能　7

1.2.5　通过预测提高性能　7

1.2.6　存储层次　7

1.2.7　通过冗余提高可靠性　7

1.3　程序表象之下　8

1.4　箱盖后的硬件　10

1.4.1　显示器　11

1.4.2　触摸屏　12

1.4.3　打开机箱　13

1.4.4　数据安全　15

1.4.5　与其他计算机通信　16

1.5　处理器和存储制造技术　17

1.6　性能　20

1.6.1　性能的定义　20

1.6.2　性能的度量　22

1.6.3　CPU性能及其度量因素　23

1.6.4　指令性能　24

1.6.5　经典的CPU性能公式　25

1.7　功耗墙　28

1.8　沧海巨变：从单处理器向多处理器

转变　30

1.9　实例：评测Intel Core i7　32

1.9.1　SPEC CPU基准评测程序　32

1.9.2　SPEC功耗基准评测程序　34

1.10　性能提升：使用Python语言编写

矩阵乘法程序　34

1.11　谬误与陷阱　35

1.12　本章小结　37

1.13　历史视角和拓展阅读　39

1.14?自学　39

1.15　练习　41

第2章　指令：计算机的语言　46

2.1　引言　46

2.2　计算机硬件的操作　48

2.3　计算机硬件的操作数　50

2.3.1　存储器操作数　51

2.3.2　常数或立即数操作数　53

2.4　有符号数与无符号数　54

2.5　计算机中的指令表示　59

2.6　逻辑操作　65

2.7　用于决策的指令　67

2.7.1　循环　68

2.7.2　边界检查的简便方法　70

2.7.3　case/switch语句　70

2.8　计算机硬件对过程的支持　71

2.8.1　使用更多的寄存器　72

2.8.2　嵌套过程　74

2.8.3　在栈中为新数据分配空间　75

2.8.4　在堆中为新数据分配空间　76

2.9　人机交互　78

2.10　对大立即数的RISC-V编址和

寻址　82

2.10.1　大立即数　82

2.10.2　分支中的寻址　83

2.10.3　RISC-V寻址模式总结　85

2.10.4　机器语言译码　86

2.11　并行性与指令：同步　88

2.12　翻译并启动程序　90

2.12.1　编译器　90

2.12.2　汇编器　90

2.12.3　链接器　92

2.12.4　加载器　94

2.12.5　动态链接库　94

2.12.6　启动Java程序　96

2.13　以C排序程序为例的汇总整理　97

2.13.1　swap过程　97

2.13.2　sort过程　98

2.14　数组与指针　102

2.14.1　用数组实现clear　103

2.14.2　用指针实现clear　104

2.14.3　比较两个版本的clear　105

2.15　高级专题：编译C语言和解释

Java语言　105

2.16　实例：MIPS指令　105

2.17　实例：ARMv7（32位）指令　106

2.17.1?寻址模式　107

2.17.2?比较和条件分支指令　108

2.17.3?ARM的独特之处　108

2.18　实例：ARMv8（64位）指令　109

2.19　实例：x86指令　109

2.19.1　Intel x86的演变　110

2.19.2　x86寄存器和寻址模式　111

2.19.3　x86整数操作　113

2.19.4　x86指令编码　115

2.19.5　x86总结　116

2.20　实例：RISC-V指令系统的剩余

部分　116

2.21　性能提升：使用C语言编写矩阵

乘法程序　117

2.22　谬误与陷阱　118

2.23　本章小结　120

2.24　历史视角和扩展阅读　122

2.25?自学　122

2.26　练习　124

第3章　计算机的算术运算　130

3.1　引言　130

3.2　加法和减法　130

3.3　乘法　133

3.3.1　串行版的乘法算法及其硬件

实现　133

3.3.2　带符号乘法　136

3.3.3　快速乘法　136

3.3.4　RISC-V中的乘法　136

3.3.5　总结　137

3.4　除法　137

3.4.1　除法算法及其硬件实现　137

3.4.2　有符号除法　140

3.4.3　快速除法　140

3.4.4　RISC-V中的除法　141

3.4.5　总结　141

3.5　浮点运算　142

3.5.1　浮点表示　143

3.5.2　例外和中断　144

3.5.3　IEEE 754浮点数标准　144

3.5.4　浮点加法　147

3.5.5　浮点乘法　150

3.5.6　RISC-V中的浮点指令　153

3.5.7　精确算术　157

3.5.8　总结　159

3.6　并行性与计算机算术：子字并行　160

3.7　实例：x86中的SIMD扩展和高级

向量扩展　160

3.8　性能提升：子字并行和矩阵乘法　162

3.9　谬误与陷阱　163

3.10　本章小结　166

3.11　历史视角和拓展阅读　166

3.12?自学　166

3.13　练习　169

第4章　处理器　173

4.1　引言　173

4.1.1　一种基本的RISC-V实现　174

4.1.2　实现概述　174

4.2　逻辑设计的一般方法　176

4.3　建立数据通路　179

4.4　一个简单的实现方案　185

4.4.1　ALU控制　185

4.4.2　设计主控制单元　186

4.4.3　数据通路操作　191

4.4.4　控制的结束　193

4.4.5　为什么现在不使用单周期

实现　194

4.5　多周期实现　195

4.6　流水线概述　195

4.6.1　面向流水线的指令系统设计　198

4.6.2　流水线冒险　199

4.6.3　总结　204

4.7　流水线数据通路和控制　205

4.7.1　流水线的图形化表示　214

4.7.2　流水线控制　216

4.8　数据冒险：前递与停顿　219

4.9　控制冒险　229

4.9.1　假设分支不发生　229

4.9.2　缩短分支延迟　230

4.9.3　动态分支预测　232

4.9.4　流水线总结　234

4.10　例外　234

4.10.1　RISC-V体系结构中如何处理

例外　235

4.10.2　流水线实现中的例外　236

4.11　指令间的并行性　239

4.11.1　推测的概念　240

4.11.2　静态多发射　241

4.11.3　动态多发射处理器　245

4.11.4　能效和高级流水线　248

4.12　实例：ARM Cortex-A53和

Intel Core i7 6700　249

4.12.1　ARM Cortex-A53　250

4.12.2　A53流水线的性能　252

4.12.3　Intel Core i7 6700　253

4.12.4　Intel Core i7处理器的性能　255

4.13　性能提升：指令级并行和矩阵

乘法　257

4.14　高级专题：数字设计概述—使用硬件设计语言进行流水线建模以及更多流水线示例　258

4.15　谬误与陷阱　258

4.16　本章小结　259

4.17　历史视角和拓展阅读　260

4.18　自学　260

4.19　练习　261

第5章　大而快：层次化存储　271

5.1　引言　271

5.2　存储技术　275

5.2.1　SRAM存储技术　275

5.2.2　DRAM存储技术　275

5.2.3　闪存　277

5.2.4　磁盘　277

5.3　cache基础　279

5.3.1　cache访问　281

5.3.2　处理cache失效　285

5.3.3　处理写操作　286

5.3.4　cache实例：Intrinsity FastMATH 处理器　288

5.3.5　总结　289

5.4　cache的性能评估和改进　290

5.4.1　使用更为灵活的替换策略降低cache失效率　292

5.4.2　在cache中查找数据块　296

5.4.3　选择替换的数据块　297

5.4.4　使用多级cache减少失效

代价　298

5.4.5　通过分块进行软件优化　300

5.4.6　总结　303

5.5　可靠的存储器层次　304

5.5.1　失效的定义　304

5.5.2　纠正1位错、检测2位错的

汉明编码　305

5.6　虚拟机　308

5.6.1　虚拟机监视器的必备条件　309

5.6.2　指令系统体系结构（缺乏）

对虚拟机的支持　310

5.6.3　保护和指令系统体系结构　310

5.7　虚拟存储　311

5.7.1　页的存放和查找　313

5.7.2　缺页失效　315

5.7.3　支持大虚拟地址空间的虚拟

存储　316

5.7.4　关于写　317

5.7.5　加快地址转换：TLB　318

5.7.6　Intrinsity FastMATH TLB　319

5.7.7　集成虚拟存储、TLB和

cache　321

5.7.8　虚拟存储中的保护　323

5.7.9　处理TLB失效和缺页失效　324

5.7.10　总结　326

5.8　存储层次结构的一般框架　327

5.8.1　问题一：块放在何处　327

5.8.2　问题二：如何找到块　328

5.8.3　问题三：当cache发生失效时

替换哪一块　329

5.8.4　问题四：写操作如何处理　329

5.8.5　3C：一种理解存储层次结构的

直观模型　330

5.9　使用有限状态自动机控制简单的cache　332

5.9.1　一个简单的cache　332

5.9.2　有限状态自动机　333

5.9.3　使用有限状态自动机作为

简单的cache控制器　334

5.10　并行和存储层次结构：cache

一致性　336

5.10.1　实现一致性的基本方案　337

5.10.2　监听协议　337

5.11　并行与存储层次结构：廉价磁盘

冗余阵列　339

5.12　高级专题：实现cache控制器　339

5.13　实例：ARM Cortex-A53和Intel Core i7的存储层次结构　339

5.14　实例：RISC-V系统的其他部分和

特殊指令　343

5.15　性能提升：cache分块和矩阵

乘法　344

5.16　谬误与陷阱　345

5.17　本章小结　349

5.18　历史视角和拓展阅读　349

5.19　自学　349

5.20　练习　352

第6章　并行处理器：从客户端

到云　364

6.1　引言　364

6.2　创建并行处理程序的难点　366

6.3　SISD、MIMD、SIMD、SPMD和

向量机　369

6.3.1　x86中的SIMD：多媒体

扩展　371

6.3.2　向量机　371

6.3.3　向量与标量　372

6.3.4　向量与多媒体扩展　373

6.4　硬件多线程　375

6.5　多核及其他共享内存多处理器　378

6.6　GPU简介　381

6.6.1　NVIDIA GPU体系结构简介　382

6.6.2　NVIDIA GPU存储结构　383

6.6.3　对GPU的展望　384

6.7　领域定制体系结构　386

6.8　集群、仓储级计算机和其他消息

传递多处理器　389

6.9　多处理器网络拓扑简介　392

6.10　与外界通信：集群网络　395

6.11　多处理器测试基准和性能模型　395

6.11.1　性能模型　397

6.11.2　Roofline模型　398

6.11.3　两代Opteron的比较　400

6.12　实例：评测Google TPUv3超级计算机和NVIDIA Volta GPU集群　403

6.12.1　深度学神经网络的训练和

推理　403

6.12.2　领域定制体系结构的超级计算机网络　403

6.12.3　领域定制体系结构的超级计算机节点　404

6.12.4　领域定制体系结构的计算　406

6.12.5　TPUv3领域定制体系结构与Volta GPU的比较　406

6.12.6　性能　407

6.13　性能提升：多处理器和矩阵

乘法　409

6.14　谬误与陷阱　411

6.15　本章小结　413

6.16　历史视角和拓展阅读　415

6.17　自学　415

6.18　练习　416

附录A　逻辑设计基础　425

术语表　483

网络内容

附录B　图形与计算GPU

附录C　将控制映射至硬件

附录D　指令集体系结构概述

扩展阅读