RISC-V CPU芯片设计(香山源代码剖析共3册) pdf下载

RISC-V是美国加州大学伯克利分校的一个开源项目，RISC-V是唯一可望与ARM（现在手机中用的都是ARM）正面竞争的CPU，作为一个开放自由免费的指令集，RISC-V支持多种模式的微结构设计，人们既可以基于RISC-V做开源处理器设计，也可以做成商用的处理器，正是RISC-V开放自由的特性，成就了芯片产业的百家争鸣。本书以中科院计算所的香山项目的源代码为实例为读者剖析RISC-V，将对处理器的指令集、微架构实现与开源模式等概念以及和RISC-V的联系等进行解读，希望能帮助广大读者更好地理解RISC-V与开源处理器。

第一卷
第1章 超大规模集成电路VLSI
1.1 模拟电路与数字电路
1.2 半导体
1.3 晶体管
1.4 MOS场效应管与CMOS
1.5 集成电路
1.6 ASIC 和FPGA
第2章 硬件描述语言HDL
2.1 RTL及其综合
2.2 VHDL语言
2.3 Verlog和System Verilog语言
2.4 高级编程语言与高级HDL
2.5 Chisel语言与Scala语言
2.5.1 Scala语言简介
2.5.2 Chisel语言的内嵌
第3章 Chisel编译的前端
3.1 Annotation与编译过程
3.2 从命令行开始
3.3 Chisel 的 Shell 和命令行选项
3.4 Chisel的编译过程
第4章 Chisel 代码的 Elaborate和Convert
4.1 Chisel代码的 Elaborate
4.2 Chisel输出的Convert
第5章 Chisel的基本语素
5.1 组合电路
5.2 Chisel的Data类
5.3 Bundle和Vec
5.4 Wire
5.5 比较器
5.6 Mux
5.7 PriorityMux
5.8 OneHot
5.9 Mux1H
5.10 Bundle上的信号传输
5.11 When语句
5.12 寄存器
5.13 移位寄存器
5.14 Counter
5.15 存储器Mem
5.16 RawModule 和Module
5.17 BlackBox和ExtModule
5.18 Pipe
5.19 PipelineConnect
5.20 Queue
第6章 Chisel编译的后端
6.1 VerilogEmitter
6.2 第一步:对中间结果的预处理runTransforms()
6.3 第二步:emit verilog()
6.3.1 build netlist()
6.3.2 build ports()
6.3.3 build streams()
6.3.4 emit streams()
第7章 RISC 处理器
7.1 RISC-I和RISC
7.2 SPARC
7.3 MIPS
7.4 ARM
7.4.1 ARM的Thumb指令
7.4.2 ARM的DSP扩充
7.4.3 ARM的SIMD扩充
7.4.4 ARM的Jazelle指令
7.4.5 ARM的安全性扩充
7.4.6 ARM的客户指令
7.4.7 ARM的Cortex系列
7.5 其它RISC处理器
……
第8章 计算机的微结构
第9章 RISC-V的系统结构及其实现
第10章 参数协调与Diplomacy
第11章 存储子系统与TileLink
第12章 外设与AXI4
第13章 时钟与时钟域
第14章 配置与参数
第二卷
第15章 香山SoC的顶层
第16章 PMA与PMP
第17章 香山SoC的指令缓存ICache
第18章 流水线前端和IFU
第19章 流水线前端的Ftq
第20章 转移预测-BPU
第21章 XSCore的后端-CtrlBlock
第22章 指令的译码和派发
第23章 指令的执行
第24章 指令执行单元
第25章 CSR指令及其执行
第26章 执行结果的回写与交割
第三卷
第27章 香山 SoC的 MemBlock
第28章 香山SoC的数据缓存DCache
第29章 香山SoC的次级缓存HuanCun
第30章 香山 SoC的片上存储器
第31章 香山SoC的外部接口与中断
第32章 香山SoC的虚存与MMU